Izvorni znanstveni članak
https://doi.org/10.7305/automatika.2017.02.1252
Konvencionalni režim i režim slabe inverzije kanala CMOS digitalne logike
Branko Dokic
; Faculty of Electrical Engineering University of Banja Luka Patre 5, 78000 Banja Luka Republic of Bosnia and Herzegovina
Aleksandar Pajkanovic
orcid.org/0000-0001-5856-1351
; Faculty of Electrical Engineering University of Banja Luka Patre 5, 78000 Banja Luka Republic of Bosnia and Herzegovina
Sažetak
U ovome radu dana je usporedba statičkih i dinamičkih parametara CMOS logičkih krugova u standardnom režimu i režimu slabe inverzije kanala. Izvedeni su analitički modeli napona logičkog prada, logičkog kašnjenja i potrošnje električne energije u režimu slabe inverzije kanala. Prikazane su analogije analitičkih modela ovih parametara u oba režima. Naponi praga invertora, NI i NILI logičkih krugova ovise o istim parametrima u oba režima. Njihove funkcionalne razlike posljedica su razlika analitičkih modela struja odvoda MOS tranzistora u režimima jake i slabe inverzije. Analizirane su temperaturske karakteristike invertora i prijenosnog upravljačkog elementa u oba CMOS režima. Svi analitički modeli potvrđeni su PSPICE simulacijom primjenom BSIM3 tranzistorskog modela 0,18 um CMOS tehnološkog procesa.
Ključne riječi
Metodologija projektiranja CMOS-a; režim slabe inverzije kanala; mala potrošnja; energetska efikasnost
Hrčak ID:
180717
URI
Datum izdavanja:
23.3.2017.
Posjeta: 2.065 *